La Technologie de Liaison Hybride : Une Révolution dans les Circuits 3D

La liaison hybride établit des connexions denses en 3D entre les interconnexions en cuivre de deux puces. Imec a réussi à créer des connexions tous les 400 nanomètres.

La Liaison Hybride : Un Élément Clé des Circuits 3D

Les fabricants de puces s’efforcent de maximiser chaque nanomètre disponible pour continuer à réduire la taille des circuits. Cependant, une technologie qui implique des éléments beaucoup plus grands, mesurant des centaines ou des milliers de nanomètres, pourrait avoir un impact tout aussi significatif dans les cinq prochaines années.

Cette technologie, connue sous le nom de liaison hybride, empile deux ou plusieurs puces dans un même boîtier. Cela permet aux fabricants d’augmenter le nombre de transistors dans leurs processeurs et mémoires, malgré un ralentissement général de la réduction des transistors, qui a autrefois été le moteur de la loi de Moore. Lors de la Conférence IEEE sur les Composants Électroniques et la Technologie (ECTC) en mai dernier à Denver, des groupes de recherche du monde entier ont présenté diverses améliorations significatives de cette technologie, certaines montrant des résultats prometteurs pouvant mener à une densité record de connexions entre puces empilées en 3D : environ 7 millions de liaisons par millimètre carré de silicium.

Ces connexions sont essentielles en raison de l’évolution des progrès dans le domaine des semi-conducteurs, comme l’a expliqué Yi Shi d’Intel lors de l’ECTC. La loi de Moore est désormais régie par un concept appelé co-optimisation technologique des systèmes, ou STCO, où les fonctions d’une puce, telles que la mémoire cache, les entrées/sorties et la logique, sont fabriquées séparément en utilisant la meilleure technologie de fabrication pour chacune. La liaison hybride et d’autres technologies d’emballage avancées peuvent ensuite être utilisées pour assembler ces sous-systèmes afin qu’ils fonctionnent aussi efficacement qu’une seule pièce de silicium. Cela n’est possible que si une densité élevée de connexions permet de transférer des données entre les différentes pièces de silicium avec un minimum de retard ou de consommation d’énergie.

Parmi toutes les technologies d’emballage avancées, la liaison hybride offre la plus grande densité de connexions verticales. En conséquence, elle représente le segment à la croissance la plus rapide de l’industrie de l’emballage avancé, selon Gabriella Pereira, analyste technologique et de marché chez Yole Group. Le marché global devrait plus que tripler pour atteindre 38 milliards de dollars américains d’ici 2029, Yole prévoyant que la liaison hybride représentera environ la moitié du marché à ce moment-là, bien qu’elle ne représente actuellement qu’une petite part.

Dans le processus de liaison hybride, des pads en cuivre sont construits sur la face supérieure de chaque puce. Le cuivre est entouré d’une isolation, généralement en oxyde de silicium, et les pads eux-mêmes sont légèrement en retrait par rapport à la surface de l’isolation. Après modification chimique de l’oxyde, les deux puces sont pressées ensemble face à face, de sorte que les pads en retrait s’alignent. Ce sandwich est ensuite lentement chauffé, provoquant l’expansion du cuivre à travers l’espace et fusionnant les deux puces.

La liaison hybride peut soit attacher des puces individuelles d’une taille à une plaquette pleine de puces d’une taille plus grande, soit lier deux plaquettes complètes de puces de même taille. Grâce à son utilisation dans les puces de caméra, ce dernier processus est plus avancé que le premier, selon Pereira. Par exemple, des ingénieurs de l’institut de recherche en microélectronique européen Imec ont créé certaines des liaisons plaquette sur plaquette les plus denses jamais réalisées, avec une distance de liaison de seulement 400 nanomètres. Cependant, Imec n’a réussi qu’une distance de 2 micromètres pour la liaison puce sur plaquette.

Cette avancée représente une amélioration considérable par rapport aux puces 3D avancées actuellement en production, qui ont des connexions espacées d’environ 9 micromètres. C’est également un bond en avant par rapport à la technologie précédente : les « microbumps » de soudure, qui ont des espacements de plusieurs dizaines de micromètres.

« Avec l’équipement disponible, il est plus facile d’aligner plaquette à plaquette que puce à plaquette. La plupart des processus pour la microélectronique sont conçus pour des plaquettes complètes », explique Jean-Charles Souriau, responsable scientifique de l’intégration et de l’emballage à l’organisation de recherche française CEA Leti. Cependant, c’est la technique puce sur plaquette (ou die-to-wafer) qui fait sensation dans les processeurs haut de gamme, comme ceux d’AMD, où cette méthode est utilisée pour assembler les cœurs de calcul et la mémoire cache dans ses CPU avancés et accélérateurs d’IA.

Les chercheurs se concentrent sur l’obtention d’espacements de plus en plus serrés pour les deux scénarios, en visant à rendre les surfaces plus plates, à améliorer l’adhérence des plaquettes entre elles et à réduire le temps et la complexité de l’ensemble du processus. Réussir cette étape pourrait révolutionner la conception des puces.

Des Espacements de Liaison Impressionnants

Les recherches récentes sur la liaison plaquette sur plaquette (WoW) qui ont atteint les espacements les plus serrés, allant de 360 nm à 500 nm, ont nécessité un effort considérable sur un point : la planéité. Pour lier deux plaquettes avec une précision de niveau 100 nm, l’ensemble de la plaquette doit être presque parfaitement plate. Si elle est courbée ou déformée ne serait-ce qu’à un léger degré, des sections entières ne se connecteront pas.

Le processus de planéification des plaquettes est appelé planarisation chimique mécanique, ou CMP. C’est essentiel dans la fabrication de puces, en particulier pour produire les couches d’interconnexions au-dessus des transistors.

« Le CMP est un paramètre clé que nous devons contrôler pour la liaison hybride », déclare Souriau. Les résultats présentés à l’ECTC montrent que le CMP a été porté à un autre niveau, non seulement en aplanissant la plaquette, mais en réduisant les nanomètres de rondeur sur l’isolation entre les pads en cuivre pour garantir de meilleures connexions.

« Il est difficile de dire quelle sera la limite. Les choses avancent très rapidement. » —Jean-Charles Souriau, CEA Leti

D’autres chercheurs se sont concentrés sur la garantie que ces parties aplaties adhèrent suffisamment. Ils ont expérimenté différents matériaux de surface, tels que le carbure de silicium au lieu de l’oxyde de silicium, et ont utilisé différentes méthodes pour activer chimiquement la surface. Au départ, lorsque les plaquettes ou les dies sont pressés ensemble, ils sont maintenus en place par des liaisons hydrogène relativement faibles, et la préoccupation est de savoir si tout restera en place lors des étapes de traitement ultérieures. Après l’attachement, les plaquettes et les puces sont lentement chauffées, dans un processus appelé recuit, pour former des liaisons chimiques plus solides. La force de ces liaisons et même la manière de l’évaluer ont été au cœur de nombreuses recherches présentées à l’ECTC.

Une partie de la force de cette liaison finale provient des connexions en cuivre. L’étape de recuit permet au cuivre de s’étendre à travers l’espace pour former un pont conducteur. Contrôler la taille de cet espace est crucial, explique Seung Ho Hahn de Samsung. Une expansion trop faible et le cuivre ne fusionnera pas. Une expansion trop importante et les plaquettes seront repoussées. Cela se joue à quelques nanomètres, et Hahn a rapporté des recherches sur un nouveau processus chimique qu’il espère utiliser pour obtenir le bon résultat en gravant le cuivre une seule couche atomique à la fois.

La qualité de la connexion est également primordiale. Les métaux dans les interconnexions des puces ne sont pas un cristal unique ; ils sont constitués de nombreux grains, des cristaux orientés dans différentes directions. Même après l’expansion du cuivre, les frontières des grains du métal ne traversent souvent pas d’un côté à l’autre. Une telle traversée devrait réduire la résistance électrique d’une connexion et améliorer sa fiabilité. Des chercheurs de l’Université de Tohoku au Japon ont rapporté un nouveau schéma métallurgique qui pourrait enfin générer de grands grains uniques de cuivre traversant la frontière. « C’est un changement radical », déclare Takafumi Fukushima, professeur associé à Tohoku. « Nous analysons maintenant ce qui le sous-tend. »

D’autres expériences discutées à l’ECTC se sont concentrées sur l’optimisation du processus de liaison. Plusieurs ont cherché à réduire la température de recuit nécessaire pour former des liaisons, généralement autour de 300 °C.

Avancées dans le domaine du Bonding Hybride des Puces

Des chercheurs d’Applied Materials ont récemment fait des progrès significatifs dans une méthode visant à réduire considérablement le temps nécessaire pour l’annealing, le faisant passer de plusieurs heures à seulement 5 minutes. Cette avancée pourrait minimiser les risques de dommages aux puces causés par une exposition prolongée à la chaleur.

Les Innovations du Bonding CoW

Imec a utilisé la gravure plasma pour découper des puces et leur donner des coins chanfreinés, ce qui réduit le stress mécanique pouvant nuire aux connexions.Imec

Le bonding hybride chip-on-wafer (CoW) est particulièrement bénéfique pour les fabricants de CPU et de GPU avancés. Cette technique permet aux concepteurs de superposer des chiplets de tailles variées et de tester chaque puce avant de les assembler, évitant ainsi de compromettre un CPU coûteux avec une seule pièce défectueuse.

Cependant, le CoW présente des défis similaires à ceux du wafer-on-wafer (WoW), tout en offrant moins d’options pour les surmonter. Par exemple, le CMP est conçu pour aplatir les wafers, mais pas les dies individuels. Une fois que les dies ont été découpés et testés, il reste peu de solutions pour améliorer leur préparation au bonding.

Malgré cela, des chercheurs d’Intel ont rapporté des liaisons hybrides CoW avec un pas de 3 µm, tandis qu’une équipe d’Imec a réussi à atteindre 2 µm, principalement en rendant les dies très plats tout en restant attachés au wafer et en maintenant une propreté rigoureuse tout au long du processus. Les deux groupes ont utilisé la gravure plasma pour découper les dies, évitant ainsi les éclats aux bords qui pourraient créer des débris nuisibles aux connexions. Cette méthode a également permis à l’équipe d’Imec de façonner les dies avec des coins chanfreinés, réduisant ainsi le stress mécanique susceptible de rompre les connexions.

Le Rôle Crucial du Bonding Hybride dans la Mémoire à Haute Bande Passante

Le bonding hybride CoW sera essentiel pour l’avenir de la mémoire à haute bande passante (HBM), selon plusieurs chercheurs présents à l’ECTC. L’HBM est une superposition de dies DRAM, actuellement de 8 à 12 dies de hauteur, sur une puce de logique de contrôle. Souvent intégrée dans le même package que les GPU haut de gamme, l’HBM est indispensable pour gérer le flux massif de données nécessaire au fonctionnement de modèles de langage volumineux comme ChatGPT. Actuellement, les dies HBM sont empilés à l’aide de la technologie des microbumps, qui consiste en de petites billes de soudure entourées d’un matériau organique entre chaque couche.

Avec la demande croissante en mémoire due à l’IA, les fabricants de DRAM envisagent d’empiler 20 couches ou plus dans les puces HBM. Le volume occupé par les microbumps signifie que ces empilements deviendront bientôt trop hauts pour s’adapter correctement dans le package avec les GPU. Le bonding hybride permettrait de réduire la hauteur des HBM et faciliterait également l’évacuation de la chaleur excédentaire du package, car il y aurait moins de résistance thermique entre ses couches.

« Je pense qu’il est possible de créer un empilement de plus de 20 couches avec cette technologie. » —Hyeonmin Lee, Samsung

Lors de l’ECTC, des ingénieurs de Samsung ont démontré que le bonding hybride pouvait produire un empilement HBM de 16 couches. « Je pense qu’il est possible de créer un empilement de plus de 20 couches avec cette technologie », déclare Hyeonmin Lee, ingénieur senior chez Samsung. D’autres nouvelles technologies CoW pourraient également faciliter l’intégration du bonding hybride dans la mémoire à haute bande passante. Des chercheurs de CEA Leti explorent ce qu’on appelle la technologie d’auto-alignement, selon Souriau. Cela permettrait d’assurer de bonnes connexions CoW en utilisant uniquement des processus chimiques. Certaines parties de chaque surface seraient rendues hydrophobes et d’autres hydrophiles, créant ainsi des surfaces qui s’aligneraient automatiquement.

À l’ECTC, des chercheurs de l’Université de Tohoku et de Yamaha Robotics ont rapporté des travaux sur un schéma similaire, utilisant la tension de surface de l’eau pour aligner des pads de 5 µm sur des puces DRAM expérimentales avec une précision supérieure à 50 nm.

Les Perspectives du Bonding Hybride

Les chercheurs continueront sans aucun doute à réduire le pas des connexions de bonding hybride. Un pas de 200 nm en WoW n’est pas seulement possible, mais souhaitable, a déclaré Han-Jong Chia, chef de projet chez Taiwan Semiconductor Manufacturing Co., aux ingénieurs de l’ECTC. Dans les deux prochaines années, TSMC prévoit d’introduire une technologie appelée livraison d’énergie par l’arrière. (Intel prévoit de faire de même d’ici la fin de cette année.) Cette technologie place les interconnexions d’alimentation volumineuses du chip sous la surface du silicium plutôt qu’au-dessus. Avec ces conduits d’alimentation dégagés, les niveaux supérieurs peuvent mieux se connecter à des pads de bonding hybride plus petits, selon les calculs des chercheurs de TSMC. La livraison d’énergie par l’arrière avec des pads de bonding de 200 nm réduirait tellement la capacitance des connexions 3D que l’efficacité énergétique et la vitesse du signal pourraient être jusqu’à huit fois meilleures que celles obtenues avec des pads de 400 nm.

Le bonding hybride chip-on-wafer est plus avantageux que le bonding wafer-on-wafer, car il permet de placer des dies d’une taille sur un wafer de dies plus grands. Cependant, la densité des connexions réalisables est inférieure à celle du bonding wafer-on-wafer.Imec

À l’avenir, si les pas de bonding continuent à se réduire, Chia suggère qu’il pourrait devenir pratique de « plier » des blocs de circuits pour qu’ils soient construits sur deux wafers. Cela permettrait à certaines connexions actuellement longues au sein du bloc de prendre un raccourci vertical, ce qui pourrait accélérer les calculs et réduire la consommation d’énergie.

De plus, le bonding hybride pourrait ne pas se limiter au silicium. « Aujourd’hui, il y a beaucoup de développement dans les wafers silicium-silicium, mais nous cherchons également à réaliser un bonding hybride entre des wafers de nitrure de gallium et de silicium ainsi que des wafers en verre… tout sur tout », déclare Souriau de CEA Leti. Son organisation a même présenté des recherches sur le bonding hybride pour des puces de calcul quantique, impliquant l’alignement et le bonding de niobium supraconducteur au lieu de cuivre.

« Il est difficile de dire quelle sera la limite », conclut Souriau. « Les choses évoluent très rapidement. »